Projeto de um circuito integrado de um Pré-Distorcedor Digital baseado em polinômio de memória

Abstract

Resumo : A evolucao dos sistemas de comunicacao sem fio acarretou na implementacao de diversas aplicacoes moveis e sem fio como desenvolvimento web, aplicacao IoT, entre outros. Neste cenario, melhorar a eficiencia energetica se torna uma alternativa desejavel tanto para os dispositivos moveis que buscam melhorar a autonomia das suas baterias, quanto para as estacoes de radio base, que buscam reduzir seus desperdicio em perdas de calor. No entanto, uma melhor eficiencia energetica implica em uma menor linearidade nos sistemas de amplificacao de sinais, presentes nos sistemas transmissores de sinais de radio. Isto e importante de ser ressaltado, pois a banda reservada para aplicacoes moveis e reduzida, de forma que para se alcancar maiores taxas de transmissao e necessario alternar estrategias de modulacao tanto da fase, quanto da amplitude da onda portadora. E essas duas condicoes sao conflitosas, ja que a modulacao AM e sensivel a linearidade de forma que quanto mais linear um sistema ocorrem menos erros de transmissao. Sendo assim, uma alternativa para contornar esse obstaculo, que e implementar um sistema, eficiente energeticamente e linear e a implementacao de um DPD em cascata com um PA. Portanto, o objetivo deste trabalho de conclusao de curso e o design de um circuito integrado dedicado de um DPD. Para atingir esse objetivo, esse projeto foi dividido em quatro etapas: o estudo e modelagem dos DPDs, modelagem do DPD em software, implementacao do DPD em FPGA e finalmente o design do circuito integrado do DPD. Para a modelagem do DPD foi utilizada a metrica do NMSE; nela quanto menor o NMSE encontrado mais fiel e o modelo com a realidade. Sendo assim, na etapa de modelagem do PA alcancou-se um NMSE de -23,57 dB. Em seguida, foi feito o levantamento do numero de bits necessarios para a realizacao desses calculos de forma a minimizar o NMSE. Para isso foi verificado que com apenas 8 bits de resolucao do sinal ja foi possivel alcancar um NMSE proximo do valor alcancado em virgula flutuante. Apos feito esses levantamentos foi feita a implementacao do circuito em VHDL e validacao em FPGA Virtex5 XC5VLX50T, que utilizou um total de 150 registradores, 692 LUTs e 4 unidades DSP48E, operando a uma frequencia de 61,5 MHz. Em seguida seguiu-se para a etapa de sintese logica a qual resultou em um circuito com 1567 celulas logicas, com uma area total de 28116 ƒÊm2 e um consumo de energia de 1.6 mW, atuando a uma taxa de operacao de 33,34 MHz.

Abstract : The evolution of wireless communication systems has led to the implementation of various mobile and wireless applications, such as web development and IoT applications, among others. In this context, improving energy efficiency becomes a desirable alternative both for mobile devices aiming to enhance battery autonomy and for base radio stations seeking to reduce heat loss waste. However, better energy efficiency implies lower linearity in the signal amplification systems present in radio signal transmitters. This is significant because the bandwidth allocated for mobile applications is limited, meaning that achieving higher transmission rates requires alternating modulation strategies for both the phase and amplitude of the carrier wave. These two conditions are conflicting since AM modulation is sensitive to linearity, and the more linear a system is, the fewer transmission errors occur. Thus, an alternative to overcoming this challengeimplementing a system that is both energy-efficient and linearis the use of a Digital Predistortion (DPD) system in cascade with a Power Amplifier (PA). Therefore, the goal of this undergraduate thesis is the design of a dedicated integrated circuit for a DPD. To achieve this goal, the project was divided into four stages: studying and modeling DPDs, DPD modeling in software, DPD implementation on FPGA, and finally, designing the DPD integrated circuit. For DPD modeling, the NMSE (Normalized Mean Square Error) metric was used, where a lower NMSE indicates a model that is more faithful to reality. In the PA modeling stage, an NMSE of -23,57 dB was achieved. Next, the number of bits required to perform these calculations while minimizing NMSE was determined. It was found that with only 8 bits of signal resolution, it was already possible to achieve an NMSE close to the floating-point value. After this analysis, the circuit was implemented in VHDL and validated on an FPGA Virtex5 XC5VLX50T, using a total of 150 registers, 692 LUTs, and 4 DSP48E units, operating at a frequency of 61,5 MHz. Subsequently, the logical synthesis stage was carried out, resulting in a circuit with 1,567 logic cells, a total area of 28,116 um2, and power consumption of 1,6 mW, operating at a frequency of 33,34 MHz.