Projeto de um DPD em FPGA baseado em polinomios de memoria descrito em VHDL

Abstract

Resumo : Este trabalho apresenta o desenvolvimento e implementação de um Digital Pre-Distorter (DPD) em FPGA, utilizando polinômios de memória descritos em VHDL. O objetivo principal foi mitigar as não linearidades de amplificadores de potência (PAs), otimizando sua eficiência energética e melhorando a qualidade do sinal transmitido. A abordagem proposta começou com a modelagem comportamental em software, utilizando simulações em Python para validar o uso de polinômios de memória (MP) como base para a linearização. Nesse contexto, foram incorporadas Look-Up Tables (LUTs) para reduzir a complexidade computacional, possibilitando cálculos rápidos e precisos por meio de valores pré-computados e armazenados. O modelo foi descrito em VHDL e sintetizado na FPGA Virtex5 XC5VLX20T. A arquitetura projetada destacou-se por adotar uma segmentação em pipeline, distribuindo as operações em oito ciclos de clock. Essa estrutura permitiu o processamento contínuo dos dados e otimizou o throughput do sistema, mesmo com a latência inicial necessária para a primeira saída. Para compatibilizar o modelo ao hardware, a representação de ponto flutuante foi substituída por inteiros, exigindo ajustes nos cálculos e escalonamento de valores para manter a precisão esperada. Os resultados obtidos demonstraram a eficácia da abordagem. As LUTs foram fundamentais para garantir um balanceamento entre precisão e eficiência, alcançando um NMSE de -10,17 dB com discretização de 3 bits. A análise também evidenciou o uso eficiente dos recursos da FPGA, com apenas 12% das LUTs, 15% dos blocos RAM e 3% dos flip-flops consumidos, enquanto os 24 DSPs disponíveis foram integralmente utilizados para atender às operações matemáticas intensivas. Esses resultados comprovam a viabilidade do modelo em sistemas de alta complexidade, como comunicações de rádio frequência. A contribuição deste trabalho inclui o avanço no entendimento de técnicas de linearização digital, bem como a demonstração de sua aplicabilidade em sistemas de comunicação eficientes, com potencial para implementação em circuitos integrados futuros.

Abstract : This work presents the development and implementation of a Digital Pre-Distorter (DPD) on FPGA, using memory polynomials described in VHDL. The main objective was to mitigate the nonlinearities of power amplifiers (PAs), optimizing their efficiency and improving the quality of the transmitted signal. The proposed approach began with behavioral modeling in software, using Python simulations to validate the use of memory polynomials (MP) as a basis for linearization. In this context, Look-Up Tables (LUTs) were incorporated to reduce computational complexity, enabling fast and accurate calculations through pre-computed and stored values. During the hardware implementation phase, the model was described in VHDL and synthesized on the Virtex5 XC5VLX20T FPGA. The designed architecture stood out by adopting a pipelined segmentation, distributing operations over eight clock cycles. This structure allowed continuous data processing and optimized system throughput, despite the initial latency required for the first output. To adapt the model to hardware, floating-point representation was replaced with integers, requiring adjustments in calculations and value scaling to maintain the expected accuracy. The results demonstrated the effectiveness of the proposed approach. The LUTs were fundamental in balancing accuracy and efficiency, achieving an NMSE of -10.17 dB with 3-bit discretization. The analysis also highlighted the efficient use of FPGA resources, with only 12% of LUTs, 15% of RAM blocks, and 3% of flip-flops consumed, while all 24 available DSPs were fully utilized to handle intensive mathematical operations. These results confirm the feasibility of the model in high-complexity systems such as radio frequency communications. This study not only validated the application of DPDs on FPGA but also established a promising path for the use of modular and optimized architectures. The contribution of this work includes advancements in the understanding of digital linearization techniques and the demonstration of their applicability in efficient communication systems, with potential for future implementation in integrated circuits.