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dc.contributor.advisorHexsel, Roberto, 1960-pt_BR
dc.contributor.otherUniversidade Federal do Paraná. Setor de Ciências Exatas. Programa de Pós-Graduação em Informáticapt_BR
dc.creatorLamboia, Fabianypt_BR
dc.date.accessioned2024-10-23T17:24:54Z
dc.date.available2024-10-23T17:24:54Z
dc.date.issued2008pt_BR
dc.identifier.urihttps://hdl.handle.net/1884/17292
dc.descriptionInclui apêndicespt_BR
dc.descriptionOrientador : Roberto A. Hexselpt_BR
dc.descriptionDissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Programa de Pós-Graduação em Informática. Defesa: Curitiba, 22/08/2008pt_BR
dc.descriptionInclui bibliografiapt_BR
dc.description.abstractResumo: Os sistemas embarcados estão em constante evolução e há uma grande pressão de mercado para disponibilizar novos produtos com uma quantidade maior de funcionalidades em um curto espaço de tempo. Desse modo, é necessário que os projetistas utilizem ferramentas que auxiliem no desenvolvimento de uma nova arquitetura, em otimizações de interfaces entre os componentes ou na escolha de um processador mais adequado para uma determinada aplicação embarcada. Dentre as ferramentas disponíveis, salientam-se os simuladores que executam as aplicações e produzem medidas relevantes de desempenho. Este trabalho apresenta uma comparação, no nível do conjunto de instruções, dos microprocessadores de 32 bits MIPS, PowerPC e SPARC. Sete programas da suíte Comm-Bench [40], sete da suíte MediaBench [6] e treze da suíte MiBench [21], foram compilados com a versão 3.3.1 do GCC e simulados com modelos funcionais escritos em ArchC. Considerando os totais para os 27 programas, os números de instruções executadas são 89, 23,103, 92, e 99, 75·109 para MIPS, PowerPC e SPARC, respectivamente. Os resultados mostram que o PowerPC executa o maior número de instruções, o SPARC obteve um melhordesempenho em relação aos acessos à memória e o MIPS obteve um melhor resultado no total de instruções executadas.Também foram avaliados os efeitos dos três níveis de otimização no código gerado e a distribuição no tempo de referências à memória. Cerca de 80% dos loads e 60% dosstores encontram-se separados por menos de 5 instruções. Para MIPS e PowerPC, cerca de 80% dos desvios condicionais estão afastados de até 6 instruções, enquanto que para SPARC 90% dos desvios são separados de até 3 instruções. Os resultados destas simulações são úteis para a otimização do gerador de código no compilador, para o projeto da interface entre processador e memória, da hierarquia de caches, bem como para subsidiar a escolha do processador para aplicações embarcadas.pt_BR
dc.format.extentvi, 76f. : grafs., tabs ; 30 cm.pt_BR
dc.format.mimetypeapplication/pdfpt_BR
dc.languagePortuguêspt_BR
dc.relationDisponível em formato digitalpt_BR
dc.subjectArquitetura de computadorpt_BR
dc.subjectDispositivos de treinamento simuladopt_BR
dc.subjectCompiladores (Programas de computador)pt_BR
dc.subjectCiência da Computaçãopt_BR
dc.titleAnálise comparativa de uso dos conjuntos de instruções dos microprocessadores de 32 bits MIPS, PowerPC e SPARCpt_BR
dc.typeDissertaçãopt_BR


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