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dc.contributor.authorVidal, Leonardo de Amaralpt_BR
dc.contributor.otherTodt, Eduardopt_BR
dc.contributor.otherUniversidade Federal do Paraná. Setor de Ciências Exatas. Programa de Pós-Graduação em Informáticapt_BR
dc.date.accessioned2015-01-14T12:45:16Z
dc.date.available2015-01-14T12:45:16Z
dc.date.issued2014pt_BR
dc.identifier.urihttp://hdl.handle.net/1884/36966
dc.descriptionOrientador : Prof. Dr. Eduardo Todtpt_BR
dc.descriptionDissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Programa de Pós-Graduação em Informática. Defesa: Curitiba, 16/09/2014pt_BR
dc.descriptionInclui referênciaspt_BR
dc.description.abstractResumo: Os algoritmos de detecção de bordas necessitam de um poder muito alto de processamento, devido 'a quantidade de convoluções, problema agravado no caso de aplicações que exigem processamento de video em tempo real, como em rob'otica m'ovel. Uma maneira de melhorar o desempenho 'e implementar o algoritmo diretamente em hardware. Esta dissertação descreve um projeto de uma implementação do algoritmo de detecção de bordas Canny, realizada com a linguagem de descrição VHDL e com a linguagem de programação C++, em uma plataforma híbrida. A suavização, o cálculo do gradiente, a supressão de não máximos e o threshold duplo estão implementados em um computador de mesa do tipo PC (Personal Computer ) e a segunda etapa da histerese est'a implementada em um FPGA (Field Programmable Gate Array), modelo Virtex 6, da Xilinx. A arquitetura da parte implementada no FPGA 'e em pipeline e paralela. Palavras-chave: Canny; FPGA; Hardware Reconfigur'avel; VHDL; Processamento de Imagens; Detec¸c˜ao de Bordas; Arquitetura Paralela; Arquitetura H'ýbrida; pipeline.pt_BR
dc.description.abstractAbstract: The edge detection algorithms require a very high power processing due the number of convolutions, an issue in real-time video applications like mobile robotics. One way to improve performance is to implement the algorithm directly in hardware. This paper describes and demonstrates the results of an implementation of the edge detection Canny algorithm performed with VHDL and the C++ programming language in a hybrid platform i.e.; Noise reduction, gradient intensity finding, non-maxima supression and double thresholding are implemented on a Desktop Personal Computer and the second part of hysteresis is implemented in a Xilinx Virtex 6 FPGA (Field Programmable Gate Array). The architecture designed on FPGA is a pipeline and parallel type. Keywords: Canny; FPGA; Reconfigurable Hardware; VHDL; Image Processing; Edge Detection; Parallel Architecture; Hybrid architecture; pipeline.pt_BR
dc.format.extent146f. : il., tabs.pt_BR
dc.format.mimetypeapplication/pdfpt_BR
dc.languagePortuguêspt_BR
dc.relationDisponível em formato digitalpt_BR
dc.subjectTesespt_BR
dc.subjectCiência da computaçãopt_BR
dc.titleArquitetura em pipeline para o alogaritmo de Canny em uma plataforma VHDL/FPGApt_BR
dc.typeDissertaçãopt_BR


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